13 物理层 - 电气特性（Physical Layer - Electrical）

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前一章描述了第三代（Gen3）PCIe 的逻辑物理层特性。主要变化在于，Gen3 能够在不将频率加倍的情况下，使带宽相对于 Gen2 翻倍（链路速率从 5.0 GT/s 提升至 8.0 GT/s）。这一目标通过在 Gen3 模式下取消 8b/10b 编码实现。在 Gen3 速率下，需要更强大的信号补偿机制。实施这些变更的复杂性远超预期。

本章

本章描述链路的物理层电气接口，包括差分发送器和接收器的一些底层特性。信号均衡的必要性及其实现方法也在此讨论。本章整合了 Gen1、Gen2 和 Gen3 速度下的电气发送器与接收器特性。

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下一章描述了物理层链路训练与状态状态机（LTSSM）的操作。从上电或复位开始，直至链路达到完全运行的 L0 状态（此时进行正常的数据包传输），详细说明了链路的初始化过程。此外，还讨论了链路电源管理状态 L0s、L1、L2、L3，以及这些状态之间转换的原因。同时描述了恢复状态，在该状态下可以重新建立位锁定、符号锁定或块锁定。

13.1 向后兼容性

规范在物理层电气部分的开头指出，新的数据速率需要与旧速率保持向后兼容。以下摘要定义了相关要求：

• 所有设备的初始训练均在 2.5 GT/s 速率下完成。
• 切换到其他速率需要链路伙伴之间协商以确定共同的峰值频率。
• 支持 8.0 GT/s 的 Root Port 也必须同时支持 2.5 GT/s 和 5.0 GT/s。
• 下游设备显然必须支持 2.5 GT/s，但所有更高速率均为可选。这意味着 8.0 GT/s 设备并不要求必须支持 5.0 GT/s。

此外，可选的参考时钟（Refclk）无论数据速率如何均保持不变，且无需为支持更高速率而改善抖动特性。

尽管存在这些相似之处，规范仍然描述了 8.0 GT/s 速率下的一些变化：

• ESD 标准：早期的 PCIe 版本要求所有信号和电源引脚能够承受一定程度的 ESD（静电放电），3.0 规范也是如此。不同之处在于，规范中列出了更多 JEDEC 标准，并指出这些标准适用于所有设备，无论其支持的速率如何。
• 接收端断电电阻：为 8.0 GT/s 指定的新阻抗值（ZRX-HIGH-IMP-DC-POS 和 ZRX-HIGH-IMP-DC-NEG）也将应用于支持 2.5 GT/s 和 5.0 GT/s 的设备。
• 发送端均衡容差：将先前规范中 Tx 去加重值的容差从 ±0.5 dB 放宽至 ±1.0 dB，使 -3.5 dB 和 -6.0 dB 去加重容差在三种数据速率下保持一致。
• Tx 裕量调节期间的发送端均衡：在早期规范中，此情况下的去加重容差已放宽至 ±1.0 dB。8.0 GT/s 的精度由 Tx 系数粒度以及发送器正常工作期间的 TxEQ 容差决定。
• VTX-ACCM 和 VRX-ACCM：对于 2.5 GT/s 和 5.0 GT/s，发送器容限放宽至 150 mVpp，接收器容限放宽至 300 mVpp。

13.2 组件接口

来自不同厂商的组件必须能够可靠地协同工作，因此针对该接口规定了一组必须满足的参数。对于 而言，该接口的特性被隐含地定义在器件引脚上；而对于，则明确规定了这一点。这使得组件可以在不依赖任何其他 PCIe 组件的情况下独立进行特性描述。其他接口可能在连接器或其他位置进行定义，但这些不在基础规范涵盖范围内，将在其他外形规格规范（如 PCI Express 卡机电规范）中加以描述。

13.3 物理层电气概述

与每个通道相关联的电气子模块（如图 13-1 第 450 页所示）提供了链路的物理接口，并包含差分发送器和接收器。发送器通过将比特流转换为两个极性相反的单端电信号，在每个通道上输出外发符号。接收器对这两个信号进行比较，当差值足够正或足够负时，内部生成 1 或 0，以向物理层的其余部分表示预期的串行比特流。

图 13-1：物理层的电气子模块

当链路处于 L0 全开状态时，驱动器在维持正确的直流共模电压的同时，施加与逻辑 1 和逻辑 0 相关的差分电压。接收器将此电压感知为输入流，但如果该电压降至阈值以下，则被视为电气空闲链路状态。当链路被禁用，或 ASPM 逻辑将链路置入低功耗链路状态（如 L0s 或 L1）时，便会进入电气空闲状态（有关此主题的更多信息，请参见第 736 页的“电气空闲”）。

设备必须支持其所声明支持的每一种数据速率所要求的发送器均衡方法，以确保足够的信号完整性。对于 2.5 GT/s 和 5.0 GT/s，采用去加重处理；对于 8.0 GT/s，则采用更复杂的均衡过程。这些内容在第 468 页的“信号补偿”和第 587 页的“Recovery.Equalization（Recovery.Equalization（恢复.均衡））”中有更详细的描述。

驱动器和接收器具有短路耐受能力，这使得 PCIe 扩展卡适用于热插拔环境中的带电插入和移除操作。连接两个组件的链路通过在线路上串联一个电容器（通常靠近链路发送端）实现交流耦合。这用于

解耦链路两端信号中的直流分量，意味着它们无需共享公共电源或接地回路（例如设备通过线缆连接时的情况）。第 450 页的图 13-1 展示了该电容器（）在链路中的位置。

13.4 高速信号传输

PCIe 的高速信号环境如图 13-2（第 451 页）所示。这种低压差分信号环境是许多串行传输中常用的方法，原因之一在于其提供的噪声抑制能力。由于信号位于相邻引脚且走线彼此非常接近，影响一个信号的电气噪声同样会影响另一个信号。如图 13-3（第 452 页）所示，由于两个信号均受到干扰，它们之间的差值变化不大，因此接收端无法检测到该噪声。

PCIe 3.0 规范修订版的设计目标之一是：8.0 GT/s 速率仍应能够在现有标准 FR4 电路板和连接器上工作。该目标通过将编码方案从原有的 8b/10b 改为新的 128b/130b，以在提升有效带宽的同时保持相对较低的频率来实现。该目标可能会在下一代速率（Gen4）发生变化。

图 13-2：差分发送器/接收器

图 13-3：差分共模噪声抑制

13.5 时钟要求

13.5.1 通用

对于所有数据速率，发送器和接收器的时钟精度都必须保持在中心频率的 ±300 ppm（百万分之一）以内。在最坏情况下，发送器和接收器可能分别向相反方向偏离 300 ppm，导致最大差异达到 600 ppm。这种最坏情况模型相当于每 1666 个时钟出现 1 个时钟的增益或损失，而接收器的时钟补偿逻辑必须考虑这一差异。

允许设备从外部源获取时钟，在 3.0 规范中仍可选择使用 100 MHz 参考时钟来实现此目的。使用参考时钟可使两个链路伙伴即使在应用扩频时钟时也能轻松保持 600 ppm 的精度。

13.5.2 SSC（扩频时钟）

SSC 是一种可选技术，用于在指定范围内缓慢调制时钟频率，将信号的电磁干扰（EMI）分散到多个频率上，而非全部集中在中心频率。如图 13-4（第 454 页）所示，通过分散辐射能量，设备或系统能够保持在阈值以下，从而满足政府排放标准。请注意，信号关注的频率仅为时钟速率的一半，因为数据上产生一个周期需要两个上升时钟沿，如图 13-5（第 454 页）所示。例如， 速率使用 2.5 GHz 的位时钟，导致走线上关注的频率为 1.25 GHz。

规范不要求必须使用 SSC；但如果支持 SSC，则需遵循以下规则：

• 时钟可在相对标称值 +0% 至 -0.5% 的范围内调制（5000 ppm），这称为“向下扩频”（Down Spreading）。规范未指定频率调制包络，但采用如图 13-6（第 455 页）所示的锯齿波模式通常可获得良好效果。需要注意的是，向下扩频存在权衡：由于采用 SSC，平均时钟频率将比未使用 SSC 时低 0.25%，从而导致轻微的性能下降。
• 调制速率必须在 30 kHz 至 33 kHz 之间。
• 时钟频率精度仍需满足±300 ppm 的要求，因此链路伙伴之间的最大 600 ppm 偏差限制依然有效。规范指出，尽管非强制要求，但大多数实现方案需要两个链路伙伴使用相同的时钟源。实现方式之一为双方均采用调制版本的 Refclk 来生成各自时钟（参见第 456 页的“公共 Refclk”章节）。

图 13-4：SSC 动机

图 13-5：信号速率低于时钟速率的一半

图 13-6：展频时钟调制示例

13.5.3 参考时钟概述

接收器必须生成自己的时钟来运行内部逻辑，但在生成输入比特流的恢复时钟方面有一些选项。这些细节随着规范的每个后续版本而发展，并基于数据速率。

13.5.3.1 2.5 GT/s

在早期使用 2.5 GT/s 速率的规范版本中，关于可选参考时钟（Refclk）的信息并未包含在基础规范中，而是包含在 PCIe 独立的 CEM（Card Electromechanical，卡机电）规范中。CEM 中指定了许多参数，其中一些通用术语也延续到后续版本的规范中。参考时钟被描述为一个 100 MHz 差分时钟，驱动 100 Ω 差分负载（±10%），走线长度限制为 4 英寸。允许使用 SSC，如第 453 页的“SSC（扩频时钟）”所述。

13.5.3.2 5.0 GT/s

在制定 5.0 GT/s 速率规范时，规范编写者选择将参考时钟信息纳入基础规范的电气部分，并为时钟架构列出了三种选项：

共同时钟架构。第一种架构描述的是两个链路伙伴使用同一个参考时钟的场景，如图 13-7（第 456 页）所示。这种实现方式有三个直接优势：

• 首先，发射端和接收端参考时钟的抖动特性相同，因此抖动会被自动追踪并抵消。
• 其次，采用展频时钟时，这种模型最为简便——因为只要发射端和接收端遵循相同的调制参考信号，就能轻松维持两者时钟之间 600ppm 的偏差容限。
• 第三，在低功耗链路状态 L0s 和 L1 期间，参考时钟（Refclk）仍然可用，这使得接收端的时钟数据恢复电路（CDR）即使在缺乏提供数据边沿的比特流时，也能维持恢复时钟的某种形态。这进而使得本地锁相环（PLL）的漂移幅度远低于其他情况，从而相比其他时钟方案，能够缩短恢复到 L0 状态的时间。

图 13-7：共享参考时钟架构

数据时钟接收架构。在这种时钟架构中，接收器完全不使用参考时钟，而是直接从数据流中恢复发送器时钟，如图 13-9（第 457 页）所示。这种实现方式显然是三种架构中最简单的，因此通常会被优先采用。规范并未禁止在此模型中使用扩频时钟（SSC），但这样做会引发两个问题。首先，接收器的时钟数据恢复（CDR）电路必须在输入频率调制范围大幅扩展（±5600 ppm，而非通常的±600 ppm）时保持锁定，这可能需要更复杂的逻辑。其次，仍需维持最大 600 ppm 的时钟频率偏差，但在缺乏共同参考时钟的情况下，如何实现这一要求尚不明确。

图 13-8：数据时钟接收架构

分离参考时钟。最后，链路伙伴也可以使用不同的参考时钟，如图 13-9（第 457 页）所示。然而，这种实现方式对参考时钟提出了更严格的要求，因为接收端看到的抖动将是两者抖动的均方根（RSS）组合，这使得时序预算变得困难。在这种模式下，管理 SSC 也变得更加复杂，因此规范明确指出在这种情况下必须关闭 SSC。总体而言，规范给人的印象是这是最不可取的选择，并且声明它没有明确定义这种架构的要求。

图 13-9：分离参考时钟架构

13.5.3.3 8.0 GT/s

在 8.0 GT/s 数据速率下，规范同样描述了这三种时钟架构。不同之处在于，此时定义了两类 CDR：用于共享参考时钟架构的一阶 CDR，以及用于数据时钟架构的二阶 CDR。这反映了一个事实：与较低数据速率类似，数据时钟架构中的 CDR 需要更复杂的设计，才能在参考信号因 SSC（扩频时钟）而大范围变化时保持锁定。

13.6 发送器（Tx）规格

13.6.1 测量 Tx 信号

该规范指出，在较高频率下测量发射（Tx）输出的方法存在局限性。在 频率下，可以将测试探头非常靠近被测设备（DUT）的引脚，但对于更高频率，则需要使用带有 SMA（SubMiniature version A）微波型同轴连接器的“分路通道”，如图 13-10（第 458 页）中的测试点 TP1、TP2 和 TP3 所示。需要注意的是，必须为被测设备提供低抖动时钟源，以确保输出端观测到的抖动仅由设备自身引入。规范还强调，测试时应尽可能让设备同时使用其多个通道及其他输出，以最佳方式模拟真实系统环境。

由于引出通道会对信号引入一些影响，因此对于 而言，必须能够测量这些影响并将其从被测信号中去除（去嵌入）。实现这一目标的方法之一是让测试板提供另一条与器件引脚所用通道非常相似的信号路径。用已知信号表征这条”复制通道”可获取通道所需的特性信息，从而将其对被测器件信号的影响去嵌入，恢复出器件引脚处的原始信号。

图 13-10：测试电路测量通道

13.6.2 发送器阻抗要求

为获得最佳精度，Breakout Channel 的特性差分阻抗应为 100 Ω（容差 ±10%），单端阻抗为 50 Ω。为匹配该环境，发送器在 2.5 GT/s 信号传输期间的差分低阻抗值应介于 80 Ω 至 120 Ω；在 5.0 GT/s 和 8.0 GT/s 下，差分低阻抗不应超过 120 Ω。对于接收器，2.5 GT/s 或 5.0 GT/s 下的单端阻抗为 40 Ω 至 60 Ω；对于 8.0 GT/s，规范未给出具体数值，而只是指出在进入 Detect LTSSM 状态前，接收器单端阻抗必须为 50 Ω ±20%，以便检测电路能够正确感知接收器。

发送器在发送差分信号时，必须始终满足 RLTX-DIFF 和 RLTX-CM 回波损耗参数。简单来说，“回波损耗”用于衡量传输路径中能量传输或反射回来的程度。回波损耗是用于分析高频信号环境的多个散射参数（S 参数）之一。当频率较低时，集总元件描述已经足够；但当频率高到波长接近电路尺寸时，就需要使用分布式模型，S 参数正是用于描述这类环境。规范中定义了多个此类参数来表征传输路径，但高频分析细节已超出本书范围。

当信号未被驱动时（例如处于低功耗链路状态），发送器可能进入高阻抗状态以降低功耗。在这种情况下，发送器只需要满足 ITX-SHORT 值，差分阻抗不作定义。

13.6.3 静电放电与短路要求

所有信号和电源引脚必须能够承受 2000 V 人体模型（HBM）和 500 V 充电器件模型（CDM）的静电放电（ESD）。有关这些模型或 ESD 的更多详细信息，请参阅 JEDEC JESE22-A114-A 规范。

ESD 要求不仅是为了防止静电损伤，还便于支持意外热插拔事件（在电源开启时添加或移除附加卡）。这一目标也促使发送器和接收器必须能够承受 的持续短路电流（参见第 498 页表 13-5）。

13.6.4 接收器检测

13.6.4.1 通用

图 13-11（第 461 页）所示发送器中的检测模块用于在复位后检查链路另一端是否存在接收器。这一步骤在串行传输领域略显特殊，因为通常只需向链路伙伴发送数据包并通过其响应即可判断存在性。然而 PCIe 采用此方法的动机在于为测试环境提供自动硬件辅助。若检测到正确负载但链路伙伴拒绝发送 TS1 序列且不参与链路训练，该组件将判定自身处于测试环境，并开始发送 Compliance Pattern（合规性模式）以辅助测试。由于链路在复位或上电后始终以 速率启动运行，检测功能仅用于 速率。正因如此，接收器的单端直流阻抗需针对该速率（至）进行规范，且无论设计目标运行速度如何，每个设计都必须包含检测逻辑。

检测通过将发送器的直流共模电压设置为一个值，然后更改为另一个值来完成。当接收器存在时，已知预期的充电时间，逻辑将测量时间与之比较。如果接收器已连接，由于接收器的终端电阻，充电时间（RC 时间常数）相对较长。否则，充电时间会短得多。

13.6.4.2 检测接收器是否存在

1. 复位或上电后，发送器在 D+和 D-端子上驱动稳定的电压。
2. 随后，发送器将共模电压正向改变，变化幅度不超过所有三种数据速率下规定的 600 mV。
3. 检测逻辑测量充电时间：

• 若充电时间短，则接收器不存在。
• 若充电时间长（由串联电容和接收器终端主导），则接收器存在。

规范中提到了一个潜在问题：正确的负载可能只出现在差分信号之一上，而另一个信号上没有，如果检测未同时检查两者，则可能误判情况。避免此问题的简单方法是对 D+ 和 D- 均执行检测操作。3.0 规范并未要求这样做。 但提到未来的规范修订版可能会。因此，在新设计中加入此功能将是明智之举。

图 13-11：接收器检测机制

13.6.5 发送器电压

差分信号（与 PCI 和 PCI-X 中使用的单端信号相对）非常适合高频信号传输。差分信号的一些优势包括：

• 接收器观察信号之间的差异，因此每个信号单独的电压摆幅可以更小，从而在不超出功率预算的情况下实现更高频率。
• 由于两个信号并排放置并使用相反极性的电压，产生的噪声抵消效果降低了电磁干扰。
• 抗噪性能非常出色，因为影响一个信号的噪声也会以相同方式影响另一个信号，导致接收器察觉不到变化（参见第 452 页图 13-3）。

13.6.5.1 直流共模电压

在链路训练的 Detect 状态之后，发送器直流共模电压 VTX-DC-CM（参见第 489 页表 13-3）必须保持在同一电压值。共模电压仅在 L2 或 L3 低功耗链路状态下关闭，此时设备主电源被切断。设计人员可在 0 至 3.6 V 范围内选择任意共模电压。

13.6.5.2 全摆幅差分电压

发送器输出包含两个信号 D+和 D-，两者波形相同但极性相反。当 D+信号为高电平、D-信号为低电平时表示逻辑 1；当 D+信号为低电平、D-信号为高电平时表示逻辑 0，如图 13-13（第 464 页）所示。

发送器驱动的差分峰峰值电压 VTX-DIFFp-p（参见第 489 页表 13-3）在 2.5 GT/s 和 5.0 GT/s 下介于 800 mV 与 1200 mV 之间；对于 8.0 GT/s，上限为 1300 mV。

• 逻辑 1 通过正差分电压信号表示。
• 逻辑 0 通过负差分电压信号表示。

在电气空闲状态下，发送器将差分峰值电压 VTX-IDLE-DIFFp（参见第 489 页表 13-3）维持在接近零的水平（约 20 mV 以下）。在此期间，发送器可能处于低阻抗或高阻抗状态。

接收器通过评估链路上的电压来检测逻辑 1 或逻辑 0，以及电气空闲状态。高频下预期的信号损耗意味着

接收器必须能够感知信号的衰减版本，该值定义为 VRX-DIFFp-p（参见第 498 页表 13-5）。

图 13-12：差分信号传输

13.6.5.3 差分表示法

差分信号电压定义为两条导体 D+ 与 D- 上电压的差值。两条导体相对于地的电压分别为 VD+ 和 VD-，差分电压为 VDIFF = VD+ - VD-。共模电压 VCM 定义为信号切换所围绕的电压，即平均值 VCM = (VD+ + VD-) / 2。

该规范在讨论差分电压时使用了两个术语，有时会引起混淆。如第 464 页图 13-13 所示，峰值是信号之间的最大电压差，而峰峰值电压则是该值加上相反方向的最大值。对于对称信号，峰峰值电压恰好是峰值电压的两倍。

1. 差分峰值电压：VDIFFp = max(|VD+ - VD-|)
2. 差分峰峰值电压：VDIFFp-p = 2 × max(|VD+ - VD-|)

举例来说，假设 VCM = 0 V，如果 D+ = 300 mV、D- = -300 mV，则逻辑 1 对应的 VDIFFp 为 300 - (-300) = 600 mV。类似地，对于逻辑 0，VDIFFp 为 (-300) - (+300) = -600 mV。在该对称情况下，VDIFFp-p 为 1200 mV。对于 2.5 GT/s 和 5.0 GT/s，允许的 VDIFFp-p 范围为 800 mV 至 1200 mV；对于 8.0 GT/s，在均衡前为 800 mV 至 1300 mV。

图 13-13：差分峰峰值（）与峰值（）电压

13.6.5.4 低摆幅差分电压

对于较长或高损耗的信道，需要全摆幅电压，且发送器必须支持该模式。但当信号环境为短距离且低损耗时，高电压并非必要，降低电压可实现功耗节省。基于此， 和 的规范为使用短信道的功耗敏感系统定义了另一种低摆幅电压。在此模式下，电压降至全摆幅范围的一半左右。对此操作的支持为可选，选择方式未定义且由具体实现决定。

对于 8.0 GT/s 信号也是如此，只不过在这种情况下是通过使用有限范围的系数来实现。例如，减摆幅情况下的最大 Boost 限制为 3.5 dB。与较低数据速率一样，对此电压模型的支持是可选的，但现在实现它的方法很直接：只需设置 Tx 系数值即可实现。

需要注意的是，接收器电压电平与发送器无关，这直观上符合我们的预期：接收到的信号始终需要满足正常要求，因此发送器和通道必须经过设计以确保这一点。

13.6.5.5 均衡电压

为了保持本节内容的流畅性，这一重要主题将在第 468 页的“信号补偿”一节中单独讨论。

13.6.5.6 电压裕量调节

裕量调节（margining）的概念是指：在测试过程中，发送器的输出电压等特性可在较大范围内进行调整，以评估其应对信号环境的能力。2.5 GT/s 速率未包含此功能；电压裕量调节在 5.0 GT/s 速率中新增，且使用该速率或更高速率的发送器必须实现。其他参数（如去加重或抖动）也可选择性地进行裕量调节。裕量调节粒度必须支持在链路级别控制，并可选择在通道级别控制。该控制通过 PCIe Capability 寄存器块中的 Link Control 2 寄存器完成。如图 13-14（第 465 页）所示，Transmit Margin 字段包含 3 个比特，因此可表示 8 个等级。这些等级的具体数值未定义，也不要求全部实现。默认值全为 0，代表正常工作范围。

需要注意的是，该字段仅用于调试和合规性测试目的，在此期间软件才允许对其进行修改。在其他所有时间，该值必须设置为全零的默认值。

图 13-14：链路控制 2 寄存器中的发送裕量字段

对于 8.0 GT/s，发送器需要实现电压裕量调节，并使用 Link Control 2 寄存器中的相同字段；但均衡机制对可选项增加了一些限制，因为它不能要求比正常操作定义的 1/24 分辨率更精细的系数或预设分辨率。

在 Tx 裕量调节期间，2.5 GT/s 和 5.0 GT/s 的均衡容差从 ±0.5 dB 放宽至 ±1.0 dB。对于 8.0 GT/s，容差由系数粒度以及发送器指定的正常均衡器容差共同定义。

13.7 接收器（Rx）规格

13.7.1 接收器阻抗

除非设备处于断电状态（例如在 L2 和 L3 电源状态或基本复位期间），否则接收器必须满足 和 参数（参见第 498 页的表 13-5）。在这些情况下，接收器会进入高阻抗状态，并且必须满足 和 参数。 （参见第 498 页的表 13-5。）

13.7.2 接收器直流共模电压

接收器的直流共模电压在所有数据速率下均规定为 0V，这一点在图 13-15（第 467 页）中通过将信号终端连接至接地来表示。 串联电容器允许该电压在发送器端有所不同，发送器端的电压规定范围为 0-3.6V。当发送器和接收器位于同一机箱内且共用同一电源时，这一特性并不显著；但若两者通过线缆连接并分属不同设备、使用不同电源，则变得至关重要。此时，设备间的参考电压差难以避免，而由于信号电压本身已很小，这种差异可能导致接收器难以识别信号。当使用某种连接器时，该电容器必须靠近发送器引脚放置；若无连接器，则可置于传输线上的任意便利位置。尽管该电容器可能集成于器件内部，但预计 将采用外置形式，因其体积过大而无法集成。

第 467 页图 13-15 中的示意图还展示了接收端一组可选的电阻，标注为“未规定”，因为规范中并未提及。这里的情况是，接收端设计者不喜欢使用零共模电压，原因很简单：这通常需要他们实现两个参考电压，一个高于零，一个低于零。更优的实现方式是将信号完全偏移到零以上或以下，这样只需一个参考电压即可。虚线框内的电路通过添加一个小型串联电容来实现这一目标，该电容将导线上信号的直流分量与接收端自身的直流分量去耦。随后，一个电阻分压器将接收端的共模电压向某一方向偏移，从而达成目标。

图 13-15：接收端直流共模电压调整

13.7.3 传输损耗

发送器驱动的最小差分峰峰值电压 为 800 mV。接收器灵敏度设计的最小差分峰峰值电压 为 175 mV。这意味着链路设计的损耗预算为 13.2 dB。尽管电路板设计人员可以确定链路在不同频率下的衰减损耗预算，但发送器和接收器的眼图测量才是链路损耗预算的最终决定因素。眼图描述见第 485 页的“眼图”部分。能够驱动最大允许差分峰峰值电压 1200 mV 的发送器，可以补偿具有最差衰减特性的高损耗链路。

13.7.4 交流耦合

PCI Express 要求在每条通道上放置串联交流耦合电容器，通常靠近发送端。这些电容器可以集成在主板上，也可以集成到设备本身中，但由于所需尺寸较大，后者可能性较低。带有 PCI Express 设备的附加卡必须将电容器放置在靠近发送端的卡上，或将电容器集成到 PCIe 硅片中。这些电容器为链路两端的两个设备提供直流隔离，从而通过允许设备使用独立的电源和接地层来简化设备设计。

13.8 信号补偿

13.8.1 与 Gen1 和 Gen2 PCIe 相关的去加重

对于 2.5 GT/s 和 5.0 GT/s 传输，PCIe 强制使用一种相对简单的发送端均衡形式，称为去加重（De-emphasis），以减小链路传输线引起的信号失真影响。这种失真问题始终存在，但会随着频率升高和传输线损耗增大而变得更加严重。

13.8.1.1 问题所在

随着数据速率不断提高，单位间隔（UI - 比特时间）变得越来越小，导致一个比特时间内的数值越来越难以避免影响另一个比特时间内的数值。信道始终抵抗电压电平的变化，我们尝试切换电压的速度越快，这种效应就越明显。

然而，当信号在多个比特时间内保持相同电压时（例如连续发送多个相同极性的比特），信道有更多时间接近目标电压。由此产生的较高电压使得在极性确实发生变化时，难以在规定时间内切换至相反数值。这种先前比特影响后续比特的问题被称为 ISI（码间干扰）。

13.8.1.2 去加重如何发挥作用？

去加重技术会降低比特流中重复比特的电压。虽然这听起来起初有些反直觉——因为这会减小信号摆幅，从而减少到达接收器的能量——但在这些情况下降低发送器电压却能显著改善信号质量。第 469 页的图 13-16 通过展示发送器输出序列”1000010000”来说明其工作原理，其中相同极性的重复比特已被去加重处理。去加重可视为一种双抽头发射均衡器，相关规则包括：

• 当信号极性相对于前一个比特发生翻转时，该比特不会被去加重，而是使用 规定的峰峰值差分电压（参见第 489 页表 13-3）。
• 连续相同极性比特序列中的首个比特不会被去加重。
• 仅首个比特之后的后续相同极性比特才会被去加重。
• 去加重电压相对于正常值降低 3.5 dB（针对 2.5 GT/s），相当于电压降低约三分之一。
• 信标信号也采用了去加重处理，但规则略有不同（参见第 483 页的“信标信号”）。

图 13-16：采用去加重技术的传输

13.8.1.3 适用于 2.5 GT/s 的解决方案

对于，在传输相同极性的第一个比特后，每个后续比特必须进行 3.5 dB 的去加重处理，以适应这种最坏情况下的损耗预算。当然，在低损耗环境中，这一点不那么重要，而对于非常短的路径，它甚至可能使接收信号变得更差。毕竟，去加重本质上是以与传输过程中预期的失真相反的方式扭曲传输信号，从而抵消失真。如果实际失真很小或没有失真，那么去加重反而会使信号质量下降。该规范没有描述任何测试信号环境或调整去加重级别的方法，但也不禁止设计人员开发特定于实现的方法来做到这一点。

去加重的好处示例见图 13-17（第 471 页），该图将示波器捕获结果转换为便于理解的示意图。这些捕获数据来自驱动长路径的设备，使用包含多个重复比特的比特流来展示信号失真。顶部波形显示差分对一侧（也称单端信号）的比特模式包含 2 个同极性比特后接 5 个反极性比特。连续五个相同比特是 的最差情况，这种特定模式仅出现在 COM 字符等少数字符中。信道会抑制高速变化，但若驱动器持续尝试达到更高电压，信道将持续充电——本例中可见此现象。当比特不重复时，电压来不及大幅变化，但重复比特为电压变化提供了更长时间。由此产生的问题体现在 连续比特后的那个比特（椭圆标记处）：由于电压差过大，在该比特的 UI 时间内无法恢复至有效信号值。 它所达到的值与应达到的值之间的差异，由标记其他未经历那么多 ISI 的比特所达到水平的线条显示。

在插图的下面部分，捕获了一个弱化版本的信号并与原始信号进行比较。我们可以看到，降低重复比特的电压可以防止电压过度充电，从而获得更清晰的信号，因为后续比特受前序比特的影响较小。无论是连续 2 个比特还是连续 5 个比特的情况，过度充电问题都得到了缓解，从而改善了时序抖动和电压电平。因此，启用去加重后，问题比特的表现显著改善，接收信号在该比特时间内接近正常的电压摆幅。

图 13-17：接收端去加重的优势

在第 472 页的图 13-18 中，展示了差分信号的正负两种版本，以说明由此产生的眼图张开度。去加重带来的信号质量改善显而易见，因为下方轨迹中问题时刻的眼图张开度远大于上方轨迹中未使用去加重的情况。

图 13-18：接收端去加重对差分信号的改善效果

13.8.1.4 5.0 GT/s 解决方案

正如预期，数据速率的提升会加剧码间干扰（ISI）问题，因为比特时间逐渐缩短，需要采用更激进的均衡技术。针对 5.0 GT/s 的改进是渐进式的，具体表现为提供三种去加重幅度选项。

1. 当以 2.5 GT/s 速率运行时，需施加 -3.5 dB 的去加重。
2. 当以 5.0 GT/s 速率运行时，建议采用 -6.0 dB 的去加重，而 -3.5 dB 为可选设置。-6.0 dB 的去加重电平旨在补偿高频下更大的信号衰减。如第 473 页图 13-19 所示，3.5 dB 的衰减对应电压降低约 1/3，而 6 dB 的衰减对应电压降低约 1/2。为避免混淆，需要注意功率与电压的 dB 度量相差两倍：3 dB 衰减代表功率变化约 1/2，但仅代表电压变化约 0.707。

图 13-19：5.0 GT/s 下的去加重选项

1. 通常情况下，发送器工作在全摆幅模式下，可利用整个可用电压范围来帮助克服信号衰减。电压需要从较高值开始以补偿损耗，如图 13-20（第 474 页）上半部分所示。然而，对于，还提供了另一种称为”减摆幅模式”的选项。该模式旨在支持短距离、低损耗的信号传输环境（如图 13-20 第 474 页下半部分所示），并将电压摆幅降低约一半以节省功耗。此模式还通过完全关闭去加重功能提供第三种去加重选项，这合乎逻辑——因为如前所述，它产生的信号失真不会因路径损耗而减弱，导致接收端信号质量更差。

图 13-20：5.0 GT/s 无去加重减摆幅选项

13.8.2 8.0 GT/s 解决方案——发送器均衡

当数据速率达到 8.0 GT/s 时，信号调节模型会发生显著变化。发送器均衡变得更加复杂，并采用握手训练流程来适应实际信号环境，而非预先假设所需条件。要了解更多关于链路评估过程的信息，请参考第 587 页的”Recovery.Equalization（恢复.均衡）“章节。简而言之，该过程允许接收器请求链路对端的发送器使用特定系数组合，随后接收器测试接收信号的质量，若结果不够理想，则可提出其他系数方案。

有时学生会质疑该模型是否足以实现良好的误码率，因为要在所有可能情况下评估信号，通常需要在实验室进行数天测试才能达到 10^-12 或更优的误码率。对此问题的解答包含两个方面：首先，即便采用握手流程，这些系数也只是在训练阶段表现良好的近似值，在其他条件下可能无法同样有效。从小样本数据中进行的推断

这是快速获得有效工作值的必要部分，且实际效果相当不错。其次，对于 8.0 GT/s 传输速率，只需达到 10^-4 的最低误码率即可，而验证该误码率所需的时间远短于验证 10^-12 误码率所需的时间。

13.8.2.1 需要三抽头发送端均衡器

为了在发送端实现更好的波形整形，规范要求使用三抽头 FIR（有限脉冲响应）滤波器，即具有三个比特时间间隔输入的滤波器。其概念图如图 13-21（第 475 页）所示，可见输出电压是输入信号的三个版本的叠加：原始输入、延迟一个比特时间的版本以及再延迟一个比特时间的第三个版本。此类 FIR 滤波器常用于 以上的其他 SERDES 应用中，并且对 PCIe 很有帮助，因为它补偿了信道将信号在更长时间内扩散这一现象。另一种理解方式是，某个比特会受到其前一个比特值以及后一个比特值的影响。

图 13-21：三抽头发送端均衡器

基于此，三个输入可根据其时序位置分别描述为： 为“前 Cursor”， 为“Cursor”， 为“后 Cursor”。三者结合，根据即将到来的输入、当前值及先前值共同生成输出。通过调整各抽头的系数，可对输出波形进行最优整形。这一效果如图 13-22（第 476 页）所示的脉冲响应波形所展示。观察单个脉冲有助于更清晰地识别信号调整。

该滤波器根据分配给每个抽头的系数值（或称抽头权重）对输出进行整形。三个系数幅值的绝对值之和被定义为 1，因此只需给定其中两个系数，第三个即可计算得出。因此，规格中仅给出 和，而 始终隐含且恒为正值。

图 13-22：发送端三抽头均衡器对输出脉冲的整形

13.8.2.2 预冲、去加重与提升

系数值的作用是调整输出电压，以产生最多四种不同的电压电平，从而适应不同的信号环境，如第 477 页图 13-23 所示。该波形取自测试设备，展示了一个代表性示例，但电压电平取决于发送器是否实现了 Pre-shoot（预冲）、去加重或两者兼有。

波形显示了要传输的四种通用电压，分别是：最大幅度（Vd）、正常（Va）、去加重（Vb）和 Pre-shoot（预冲）（Vc）。

该方案与仅使用去加重技术的 2.5 GT/s 和 5.0 GT/s 模型向后兼容，因为 Pre-shoot（预冲）（pre-shoot）和去加重可独立定义。无论是否采用去加重，电压值均与较低数据速率时保持一致，区别在于现在去加重值有更多选择，范围从 0 到-6 dB。预加重是一项新功能，旨在通过提升当前比特时间的电压来改善后续比特时间的信号质量。最后，当 和 均为零（且 为 1.0）时，信号将达到最大值。如图表顶部的比特流所示，我们可以将这些电压策略总结如下：

• 当 Cursor 两侧的比特极性相反时，电压将为最大值 Vd。
• 当需要发送重复的比特串时：
• 第一个比特将使用 Va，即仅次于最大电压 Vd 的较低电压。
• 第一个和最后一个比特之间的比特使用最低电压 Vb。
• 极性变化前的最后一个重复比特使用 Vc，即比最低电压 Vb 高一级的电压。

图 13-23：8.0 GT/s 发送端电压电平

13.8.2.3 预设与比率

如第 587 页“Recovery.Equalization（Recovery.Equalization（恢复.均衡））”所述，当链路准备从较低数据速率切换至 8.0 GT/s 时，下游端口会发送 EQ TS2，为上游端口提供一组预设值作为其系数起点，以便开始测试链路信号质量。第 478 页表 13-1 列出了 11 种可能的预设值及其对应的系数值和电压比。请注意，电压值以相对于最大值的比率形式给出。这些值的选择旨在与早期规范版本保持一致。以第一个条目 P4 为例，该预设不使用去加重或 Pre-shoot（预冲），因此所有电压值均等于最大值，比率均为 1.000。

表 13-1：带系数和电压比的发送端预设编码

13.8.2.4 均衡器系数

预设允许设备在首次训练至 8.0 GT/s 数据速率时，使用 11 种可能的起始值之一作为对端发送器系数的初始值。这是通过在训练期间发送 EQ TS1 和 EQ TS2 来实现的，这些信号提供了发射均衡的粗略调整作为起点。如果使用预设的信号能达到所需的 误码率，则无需进一步训练。但如果测量到的误码率过高，则会通过均衡序列尝试不同的 和 值来微调系数设置，并评估结果，重复该序列直至达到所需的信号质量或误码率。

发送器需要向相邻接收器报告其支持的系数值范围。对此存在一些约束条件：

• 设备必须支持第 478 页表 13-1 中列出的全部 11 种预设。
• 发送器必须满足全摆幅 信令限制。
• 发送器可选择支持减摆幅，若支持则必须满足 限制。
• 系数必须满足增强限制（最小值， BOOST-RS）和分辨率限制（最大值至）。

应用这些约束条件，并以 的最大粒度创建每个设置的预加重、去加重和增益值列表。这在规格书的表 13-2（第 480 页）中以表格形式呈现，该表部分摘自规格书。表格中存在空白条目，因为增益值不能超过。这导致了一个对角线边界，在全摆幅情况下增益达到 9.5。对于减摆幅情况，边界为 3.5 dB。表格左侧和顶部边缘的 6 个阴影条目（最远至 4/24）是全摆幅或减摆幅信号支持的预设值。其他 4 个阴影条目仅为全摆幅信号支持的预设值。

表 13-2：发送端系数表

系数示例。让我们以表 13-1（第 478 页）中的预设编号 P7 为例，更深入地探讨系数。在此条目中， 和，由于 必须为正数，且其绝对值之和必须为 1，因此可推导出。

将这些值与规格书中给出的系数空间表进行匹配并不直接，因为系数是以分数而非十进制值给出的，但将分数转换为十进制值后，两者匹配度相当高。 值 0.100 最接近 （0.083），而 的 0.200 略小于 5/24（0.208）。这些分数对应的系数表条目被高亮显示为预设值之一，这让我们有信心认为方向是正确的。在预设表中，P7 列出的 Pre-shoot（预冲）值为，而系数表中显示的值是 2.9 dB。如果我们修正系数值的差异（(0.083/.1)* 2.9），会得到相同的 Pre-shoot（预冲）值。去加重系数的差异要小得多（0.200 对比 0.208），因此正如预期，两个表都将其显示为 -6.0 dB。

P7 系数产生的电压是多少？假设以满摆幅电压 Vd 为起点，根据预设表中的比例，其他电压应为 和。这些值与使用 Pre-shoot（预冲）和去加重参数得到的结果吻合度如何？已知去加重为-6.0 dB，这对应 的电压降幅，因此我们预期 Vb 应为 Va 的一半，实际结果确实如此。Pre-shoot（预冲）设为 3.5 dB，意味着 的比例为 0.668，而 Vc 对应的 为 0.6 Vd，与预期值非常接近。最后，升压值（即 的比例）未在预设表中给出，但根据公式 Vb 计算，预设值产生的升压为 7.9 dB，与系数表中给出的 7.6 dB 相当接近，这让我们对表格内部的一致性更有信心。

那么，这四个电压是如何获得的呢？本质上，有三个可编程驱动器，其输出被叠加后生成最终要发送的信号值。如果 Cursor 设置保持不变，且前 Cursor 和后 Cursor 抽头均为负值，则只需将抽头相加即可得到答案，如 所示。 最大电压。这是当某一位前后均为相反极性的位时产生的“增强”值。在此列出的四个电压中，如果位的极性反转，则所有值都将变为负值。 最大电压。这是当某一位前一位为相反极性、后一位为相同极性时产生的值，意味着它是重复位串中的第一个位。 最大电压。这是当某一位前后均为相同极性的位时产生的去加重值，意味着它位于重复位串的中间位置。 最大电压。这是当某一位前面是相同极性但后面是相反极性时产生的 Pre-shoot（预冲）值，意味着它是重复比特串中的最后一位。

决定这些系数何时相加或相减以得出这些数值的因素是什么？这其实相当简单，因为只取决于时移后的前 Cursor 和后 Cursor 输入的极性。如图 13-24（第 482 页）所示。标有”加权 Cursor ” 的单端波形显示了当前正在传输的差分比特流的正半部分。如果将波形理解为随时间向右移动，那么下一个较低的迹线 就是后 Cursor 信号。

该版本晚一个时钟周期到达，并通过其系数进行负加权，导致其被反转。顶部迹线（）比 Cursor 早一个时钟周期到达，是前 Cursor 值，也根据其自身系数进行负加权。

最后，底部迹线显示了将所有三个输入相加的结果，以得出实际发送到导线上的最终信号。在图中，该信号与第 477 页图 13-23 中的单端输出波形叠加，以显示其相当接近真实捕获结果。我们通过之前的示例展示了一些电压计算，以说明最终电压是如何得出的。

图 13-24：发送端 3 抽头均衡器输出

系数预设值在链路切换至 之前进行交换，随后可在链路均衡过程中进行更新（更多详情请参见第 587 页的“Recovery.Equalization（恢复.均衡）”章节）。

EIEOS 模式。在 处，当信号处于低频时测量某些电压，因为高频变化无法达到我们想要测量的电平。EIEOS 序列包含连续 8 个 1 后跟连续 8 个 0，该模式重复 128 个比特时间。其主要目的是作为发送器退出电气空闲状态的明确指示，而加扰数据无法保证这一点。其发射电压定义为：全摆幅信号为，减摆幅信号为 EIEOS-RS。

减摆幅。发送器可能支持减摆幅信号，类似于它们在 5.0 GT/s 中的做法：既实现功耗节省，又能在短距离、低损耗传输路径上获得更优信号。输出电压与全摆幅情况相同，最大值为 1300 mV，但允许更低的最小电压，例如 VTX-EIEOS-RS 定义的 232 mV。在减摆幅模式下运行时，由于支持的最大 Boost 为 3.5 dB，因此预设数量受到限制。

13.8.3 信标信号

13.8.3.1 通用

去加重同样应用于信标信号，因此本节将包含对 Beacon（信标）的讨论。链路处于 L2 状态的设备可以生成唤醒事件，请求恢复供电以便与系统通信。Beacon（信标）是实现此目的的两种方法之一，另一种方法是断言可选的边带 WAKE#信号。信标信号的示例波形如图 13-25（第 484 页）所示。该版本展示了差分信号以相反方向脉冲并衰减的过程，类似于闪烁的 Beacon（信标）灯。Beacon（信标）还有其他可选实现方式，但此示例很好地说明了其概念。

图 13-25：信标信号示例

当链路处于 L2 电源状态时，其主电源和时钟被关闭，但辅助电压源（）仍维持设备的一小部分功能运行，包括唤醒逻辑。为发出唤醒事件信号，下游设备可向上游驱动 Beacon（信标）以启动 L2 退出序列。在其下游端口接收到 Beacon（信标）的交换机或桥接器必须通过在其上游端口发送 Beacon（信标）或断言 WAKE#引脚来向上游转发通知。参见第 773 页的”WAKE#“。

创建两种唤醒机制的动机是为了在功耗方面提供选择。要使用 Beacon，端点与根复合体之间的所有桥接器和交换机都需要使用，以便它们能够检测并生成该信号。如果系统始终处于插电状态且不关心待机功耗，那么 Beacon 带内信号可能比额外布线侧带信号更受青睐。但在电池寿命有限、节能优先的移动系统中，WAKE#引脚更受青睐，因为这种方法尽可能少地使用。该引脚可以直接从端点连接到根复合体，这样其他设备就无需参与或使用。

13.8.3.2 信标信号的特性

• 一种低频、直流平衡的差分信号，由周期为 2 ns 至 16 μs 的脉冲组成。

• 脉冲之间的最大时间间隔不得超过 16 μs。

• 传输的信标信号必须符合第 489 页表 13-3 中记录的电压规格要求。

• 信号必须在最长 32 μs 内保持直流平衡。

• 信标信号与普通差分信号一样，必须在发送器处于低阻抗模式下进行传输（50 Ω 单端阻抗，100 Ω 差分阻抗）。

• 当发出信令时，信标信号必须在通道 0 上传输，但无需在其他通道上传输。

• 除一种情况外，传输的信标信号必须按照上一节定义的规则进行去加重处理。对于持续时间超过 500 纳秒的 Beacon（信标）脉冲，信标信号电压必须相对于 规格进行 6 分贝的去加重。对于持续时间小于 500 纳秒的 Beacon（信标）脉冲，信标信号电压可进行最多 3.5 分贝的去加重。

13.9 眼图

13.9.1 抖动、噪声与信号衰减

当比特流从链路一端的发送器传输到另一端的接收器时，会受到以下干扰因素的影响：

• 由链路传输线引起的确定性（即可预测的）抖动。
• 链路动态数据模式引起的数据相关抖动。
• 信号对中引入的噪声。
• 传输线阻抗效应导致的信号衰减。

13.9.2 眼图测试

为验证接收器看到的信号是否在允许的偏差范围内，可进行眼图测试。以下关于该测量的描述由詹姆斯·爱德华兹（James Edwards）提供，摘自其为《OE Magazine》撰写的一篇文章。 传输系统最常用的时域测量方法是眼图。眼图是通过对伪随机比特序列重复采样获得的数据点，并由示波器显示的图形。其观测时间窗口为两个数据周期宽度。对于运行在 2.5 GT/s 的 PCI Express 链路，周期为 400 ps，时间窗口设置为 800 ps。示波器的扫描由每个数据时钟脉冲触发。眼图使用户能够在单一图形上观察系统性能。

为观测所有可能的数据组合，示波器需像多次曝光相机一样工作。数字示波器的显示余辉设置为无限模式。每次时钟触发时，新的波形会被测量并叠加在所有 先前测量的波形。为了增强对合成图像的理解，数字示波器可以分配不同的颜色来传达占据显示屏上同一像素的波形出现次数信息，这一过程称为颜色分级。现代数字采样示波器具备进行大量自动测量的能力，以全面表征各种眼图参数。”

13.9.3 正常眼图

理想的迹线捕获应绘制出与第 486 页图 13-26 中心标注为”正常”的轮廓相匹配的眼图。只要该图案完全位于该区域内，发送器和链路即处于容差范围内。请注意，所示差分电压参数和数值为峰值电压，而非规范中使用的峰峰值电压，因为眼图中只能表示峰值电压。第 488 页图 13-27 展示了一个良好眼图的屏幕截图。

图 13-26：发送器眼图

13.9.4 抖动的影响

抖动（时序不确定性）是指信号边沿在理想时间之前或之后到达的现象，这会降低信号完整性并缩小眼图张开度。其成因多种多样，包括环境影响、传输中的数据模式、噪声或信号衰减导致电压电平超出或低于正常范围。在 2.5 GT/s 条件下，这可以简化为集总效应处理；但在更高数据速率下，它会成为更显著的问题，必须在多个不同环节加以考虑。为此，8.0 GT/s 数据速率定义了 5 种不同的抖动值。关于抖动分析与最小化的详细内容已超出本书范围，但至少需要明确规范中使用的术语定义。抖动可分为以下几类：

1. 非相关抖动——与传输数据模式无关（即”不相关”）的抖动。
2. Rj（随机抖动）——源自不可预测因素的无界抖动，通常假设其符合高斯分布。常见成因包括系统中的电气噪声或热噪声。
3. Dj - 确定性抖动，其峰峰值可预测且有界，通常由电磁干扰、串扰、电源噪声或接地问题引起。
4. PWJ - 脉冲宽度抖动 - 不相关、边沿到边沿的高频抖动。
5. DjDD - 使用双狄拉克近似的确定性抖动。该模型是一种在低误码率下快速估算总抖动的方法，无需通常所需的大样本量。它通过相对较短时间（约一小时）内采集的代表性样本，对曲线进行外推，从而得出可接受的近似值。
6. DDj - 数据相关抖动是所发送数据模式的函数，规范指出这主要由封装损耗和反射引起。码间干扰是 DDj 的一个示例。 第 488 页图 13-28 展示了 2.5 GT/s 速率下不良眼图的屏幕截图。由于该截图是在未启用去加重的情况下捕获的，所有迹线应保持在最小眼图区域（屏幕上以中间梯形形状显示）之外。此示例说明抖动会影响边沿到达时间和电压电平，导致部分迹线实例侵入眼图的禁止区域。

图 13-27：接收端正常眼图（无去加重）

图 13-28：接收端不良眼图（无去加重）

13.10 发送器驱动特性

本页上的表 13-3 列出了一些发送器驱动特性。此表并非旨在复制规范中的表格，而是提供一些基本参数，以说明不同数据速率之间的差异（例如 UI），并显示某些参数保持不变（例如发送器共模电压）。

表 13-3：发送器规格

表 13-3：发送器规格（续）

表 13-3：发送器规格（续）

表 13-4：8.0 GT/s 特有参数

13.11 接收器特性

13.11.1 压力眼图测试

接收器采用压力眼图技术进行测试，即向输入引脚施加具有特定问题的信号，并监测误码率（BER）。由于测试方法存在差异，规范分别针对 2.5 GT/s 和 5.0 GT/s 给出了相关要求，随后在第三部分定义了适用于所有速率的通用参数。

13.11.1.1 2.5 GT/s 和 5.0 GT/s

在 2.5 GT/s 速率下，参数在接收器引脚处测量，观测到的信号裕度与误码率之间存在隐含的关联性。而在 5.0 GT/s 速率下，则采用接收器容差测试方法。这是一个两步法流程：首先校准测试板，使其呈现规范中定义的最差信号裕度；校准完成后，将测试负载替换为待测器件，并观测其误码率。根据时钟方案的不同，实际上存在两组最差情况数值：一组针对共同时钟架构定义，另一组针对数据时钟架构定义。在更高速度下，信号路径中的每个元件都必须仔细考量，器件封装也不例外。测试过程中必须考虑封装对信号产生的影响。

校准通道本身必须根据特定特性进行设计，但规范指出，在 FR4 PCB 上使用 28 英寸长的走线应足以产生所需的 ISI。信号发生器用于注入包含适当抖动元素的 Compliance Pattern（合规性测试码型）。

13.11.1.2 8.0 GT/s

在 下测试受应力眼图的方法类似，但存在一些差异。其中一个区别是无法在器件引脚处评估信号，因此需要使用复制通道来测量信号，使其呈现为器件作为理想端接时在引脚处的状态。

为了正确评估接收器执行均衡的能力，建议使用多个具有不同插入损耗特性的校准通道，以便在多种环境下测试接收器。与 下的发送器类似，接收器的校准通道由两端端接同轴连接器的差分走线组成。

为了建立通道与接收器之间的正确相关性，必须对接收器在均衡处理后的内部状态进行建模。这意味着必须应用后处理来模拟接收器内部发生的情况，包括以下项目，其具体细节在规范中描述：

• 封装插入损耗
• CDR - 时钟与数据恢复逻辑
• 考虑最长校准通道的均衡处理，包括
• 一阶 CTLE（连续时间线性均衡器）
• 单抽头 DFE（判决反馈均衡器）

13.11.2 接收端（Rx）均衡

发射端均衡是强制要求的，但信号在通过最长允许通道时仍可能遭受足够严重的衰减，导致接收端眼图闭合且信号无法识别。为此，规范描述了接收端均衡逻辑，但明确说明这并非旨在作为实现指南。规范仅指出，在使用最长允许校准通道时，需要特定版本来校准压力眼图。如前所述，该要求被描述为一阶 CTLE 和单抽头 DFE。

13.11.2.1 连续时间线性均衡（CTLE）

线性均衡器从接收信号中去除不需要的频率分量。对于 PCIe 而言，这可以简单到使用一个无源高通滤波器，降低接收信号中低频分量的电压——这些分量在传输线上衰减幅度较小。也可以通过放大来打开接收眼图，但这会同时放大信号中的高频噪声，从而引发其他问题。

一种接收器均衡的形式是如图 13-29（第 494 页）所示的电路，即离散时间线性均衡器（DLE）。这本质上是一个 FIR 滤波器，与发送器使用的滤波器类似，通过波形整形来补偿信道失真。其不同之处在于，前端采用采样保持（S&H）电路，将模拟输入电压在采样值上保持一段时间，而非让其持续变化。规范中未提及 DLE，原因可能包括其相比 CTLE 成本更高、功耗更大。与发送器 FIR 滤波器类似，更多抽头能提供更好的波形整形，但会增加成本，因此实际应用中仅采用少量抽头。

图 13-29：接收器离散时间线性均衡器（DLE）

相比之下，CTLE 不受离散时间间隔的限制，能在更长的时间间隔内改善信号。一个简单的 RC 网络可作为 CTLE 高通滤波器的示例，如图 13-30（第 494 页）所示。这有助于降低信道引起的低频失真，同时不会放大高频关注区域内的噪声，并净化信号以供下一级使用。图 13-31（第 495 页）展示了 CTLE 高通滤波器对接收信号低频分量（例如连续的 1 或连续的 0）的衰减效果。

图 13-30：接收端连续时间线性均衡器（CTLE）

图 13-31：接收端连续时间线性均衡器（CTLE）对接收信号的影响

CTLE 处理前

CTLE 之后

图片由 PLX 提供

13.13.2.2 决策反馈均衡（DFE）

规格中描述的一个单抽头 DFE 电路示例如图 13-32（第 495 页）所示，可见接收信号与反馈值相加后，被送入数据“切片器”。切片器是一种模数转换电路，它将模拟形式的输入信号转换为干净、全摆幅的数字信号供内部使用。该电路会进行最佳判断，决定输入信号为正还是负，并输出+1 或-1。此判决结果被送入仅含一个抽头的 FIR 滤波器，该滤波器本质上是根据系数设置加权的延迟版本。该滤波器的输出随后被反馈并与接收信号相加，作为数据切片器的新输入。

图 13-32：Rx 1-Tap DFE（接收端单抽头判决反馈均衡器）

该规范仅描述了单抽头滤波器，但第 497 页的图 13-33 展示了双抽头版本，以说明另一种选项。增加更多抽头的目的是为了产生更干净的输出信号，因为每个抽头都能减少一个 UI（单位间隔）内的噪声。因此，两个抽头能进一步降低信号中的不良分量，如图底部脉冲响应波形所示。该版本也被标注为自适应型，意味着它能够根据设计特定标准实时调整系数值。

滤波器的系数可以是固定的，但如果可调，接收器可在不干扰当前操作的前提下随时更改这些系数。在第 587 页”Recovery.Equalization（恢复.均衡）“章节中，描述了通过 EQ TS1（均衡训练序列 1）由下游端口向链路上游端口传递的接收器预设提示。该预设以 dB 衰减量形式提供提示，作为选择这些系数的起始参考点。

由于规范未作要求，接收器在信号补偿方面的具体实现方式将取决于具体设计。行业文献指出，DFE（判决反馈均衡器）在配合开放眼图时效果更佳，因此通常在线性均衡器之后使用，该均衡器负责对输入信号进行初步处理，使其达到适合 DFE 工作的状态。

图 13-33：接收器 2 抽头 DFE

13.12 接收器特性

第 498 页表 13-5 列出了部分选定的接收器特性。第 499 页图 13-34 中的接收器眼图也展示了表中列出的部分参数。

表 13-5：常见接收器特性

表 13-5：通用接收器特性（续）

图 13-34：2.5 GT/s 接收器眼图

13.13 链路电源管理状态

第 500 页的图 13-35 至第 504 页的图 13-39 展示了物理层在链路处于不同电源管理状态时的电气状态，并描述了若干特性。其中一项特性是发送端和接收端的端接，这些端接有时以有源逻辑方式实现。

图 13-35：L0 全开链路状态

图 13-36：L0s 低功耗链路状态

图 13-37：L1 低功耗链路状态

图 13-38：L2 低功耗链路状态

图 13-39：L3 链路关闭状态